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台积电携手新思科技开发7纳米制程设计平台

本文摘要:半导体设计公司新思科技(Synopsys)17日宣告,将与晶圆代工龙头台积电合作发售针对高效能运算(HighPerformanceCompute)平台的创意技术,而这些新技术是由新思科技与台积电合作的7纳米制程Galaxy设计平台的工具所获取。

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半导体设计公司新思科技(Synopsys)17日宣告,将与晶圆代工龙头台积电合作发售针对高效能运算(HighPerformanceCompute)平台的创意技术,而这些新技术是由新思科技与台积电合作的7纳米制程Galaxy设计平台的工具所获取。  据理解,此次两家公司共同开发的技术还包括:通路铜柱(viapillar)、多源树根制备(TCS)和混合时脉网格(clockmesh),以及可因应关键网(criticalnet)上阻力及电阻的自动化汇流排绕线(automatedbusrouting)等功能。

在这些新的科技的提供支援下,台积电与新思科技将可协助芯片设计人员,针对7纳米制程展开先进设备的高效能设计。  通路铜柱技术是一种利用增加通路电阻与提高电子迁入(electromigration)的强度,来提升效能的新技术。DesignCompilerGraphical和ICCompilerII一并通路铜柱无缝带入其流程中,还包括:在电路网表中放入通路铜柱、在虚拟世界绕行线图中仿真通路铜柱、通路铜柱的合理摆置(legalizedplacement),以及提供支援通路铜柱的细部绕线、提取(extraction)和时序。  ICCompilerII的多源CTS和混合时脉网格在关键网上放入通路铜柱之后,全域(global)与细部绕线再行调整讯号绕线,以插置通路铜柱。

ICCompilerII可打造出开具低自定义化网格的较低偏差与高效能的时脉设计,以及针对时脉展开自动H树规画(H-treecreation)。此外,ICCompilerII也可配上关键网的阻力及电阻,展开自动化的汇流排绕线,并且提供支援非预设(non-default)绕线和容许使用者原作层宽度(layerwidth)和间距(spacing)。

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  新思科技设计事业群产品行销副总裁BijanKiani回应,新思科技在设计前段(front-end)到实体实作(physicalimplementation)的流程不具备统合而专业的技术,而融合台积电的顶尖制程科技,研发出有辅助高效能设计的创意技术。借由这些创意技术,我们的联合客户将可建构最先进设备的高效能设计。  台积电设计基础架构行销事业部资深协理SukLee认为,台积电致力于帮助半导体设计人员运用近期的制程科技来打造出最较慢的芯片,以合乎现代芯片设计的高效能拒绝。因此,台积电与新思科技密切合作,联合针对台积电的HPC平台发售ASIC-based的设计流程(designflow)及方法论(methodology)。


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